NVIDIAが描くAI計算基盤の光配線シフト構造、CPOの普及を加速
AIデータセンターの内部配線は、いまだ銅線が主流です。コスト面と消費電力の優位性から、2028年頃まではラック内の超短距離接続で銅線が支配的な地位を維持するとの見方もあります。しかし、TrendForceが2026年3月11日に公表した高速インターコネクト市場の調査レポートは、その前提が急速に崩れつつある構造を示しました。
NVIDIAの次世代AIコンピュートラックアーキテクチャでは、GPU間のチップ・ツー・チップ接続密度と伝送速度がこれまでにない水準で要求されています。NVLink 6の400G SerDesレーン仕様のもとでは、銅線による電気信号は1メートル未満で急速に劣化し、物理的な限界が設計上の制約として表面化する状況です。光伝送技術のなかでもCPO（Co-Packaged Optics）の普及率は2026年時点で約0.5%にすぎませんが、2030年には35%に達する見通しです。この70倍という成長の背景には、単なる技術進化ではなく、AI計算基盤の設計思想そのものの転換があります。
今回は、NVIDIAのアーキテクチャが示す光配線シフトの構造、銅線と光の技術的攻防やNVIDIAの40億ドル投資戦略、そして、今後の展望について取り上げたいと思います。
NVLink 6が突きつける銅線の物理的限界
NVIDIAの次世代通信プロトコルNVLink 6は、1レーンあたり400G SerDesの伝送速度を定義し、GPU1基あたりの帯域幅上限を3.6TB/sに設定しています。この仕様は、AIクラスタの演算性能を引き上げるうえで不可欠な条件となっています。
問題は、この伝送速度が銅線の物理特性と根本的に相容れない領域に入っている点です。400G SerDesの信号周波数帯域では、銅線を流れる電気信号の減衰が距離に対して急激に増大します。実効的な伝送距離は1メートル未満に制限され、ラック内のごく近接した接続にしか対応できません。
Broadcomは、SerDes技術の継続的な改良によって銅線ベースの接続が2028年頃までラック内で主流を維持できると見込んでいます。コスト優位と低消費電力という銅線の利点は、超短距離接続においては依然として有効だからです。しかし、問題の本質は距離だけにとどまらないのです。AIクラスタの規模拡大に伴い、スケールアップ構成が単一ラックからラック間へと拡張する局面で、銅線接続は帯域密度の壁に直面することになります。
スケールアップの拡張がもたらす設計思想の転換
AIクラスタの構成は、すでに単一ラック内のGPU間接続にとどまらない段階に入っています。NVIDIAのNVL72システムを8基組み合わせた576GPU構成は、複数ラックをまたぐスケールアップ接続を前提とした設計です。この規模になると、銅線の物理的制約は性能と帯域の両面でボトルネックとなります。
光伝送が優位に立つ理由は、波長分割多重（WDM）技術にあります。1本の光ファイバーに複数の波長を重畳することで、伝送密度を飛躍的に高めることが可能です。銅線では原理的に実現できないこの特性が、ラック間接続の帯域要件を満たす技術的基盤を提供しています。
こうした状況を受け、主要クラウドサービスプロバイダー（CSP）は新興スタートアップとの協業を通じ、新たな光インターコネクトソリューションの開発を加速させています。これは単なる技術検証ではなく、次世代の帯域需要に対応するための実装準備であり、CPO技術の本格採用に向けた地盤整備でもあります。では、NVIDIAはこの光シフトに対してどのような布石を打っているのでしょうか。
NVIDIAの40億ドル投資が意味する垂直統合の意図
NVIDIAは、LumentumとCoherentに対して各20億ドル、計40億ドルの出資を発表しました。同時に、複数年にわたる調達契約を締結し、先端レーザーおよび光部品への優先的なアクセスを確保しています。
この動きは、単なる部品調達の安定化にとどまりません。NVIDIAがCPOとシリコンフォトニクスの開発において、TSMCのCOUPE 3D パッケージング技術を活用し、ロジックチップとフォトニクスチップを積層する手法を採用していることと合わせて読む必要があります。200G PAM4マイクロリングモジュレータ（MRM）をシリコンフォトニクスダイに統合することで、光エンジンの帯域密度を高めながら、サイズの小型化と消費電力の低減を同時に実現する設計です。
つまりNVIDIAは、GPU設計から光伝送部品、パッケージング技術までを一貫して制御できる体制の構築を進めています。これは、かつてGPUとCUDAで演算プラットフォームを垂直統合した戦略と構造的に類似しています。しかし、光部品のサプライチェーンはレーザー光源やモジュレータなど、専門的な製造技術を持つ少数の企業に依存しており、その囲い込みが競合他社に与える影響は無視できません。
CPO普及の時間軸----0.5%から35%への道筋
TrendForceの推計によると、2026年時点でAIデータセンターの光トランシーバモジュールに占めるCPOの比率は約0.5%にすぎません。しかし2030年には約35%に到達するとの予測が示されています。この4年間で70倍という成長率は、技術採用のS字カーブとしても急勾配です。
この急成長の背景には段階的な採用シナリオがあります。まず、NVIDIA Rubin世代において、シリコンフォトニクスとCPOはラック間のスケールアウト伝送に導入される見通しです。これはスケールアップ接続への本格統合に先立つ実証段階と位置づけられます。
続くRubin UltraまたはFeynman世代では、複数ラックをまたぐスケールアップ光インターコネクトが実用化される可能性があります。シリコンフォトニクスとCPOのパッケージング技術が成熟する時期と、AIクラスタの帯域要求が銅線の限界を完全に超える時期が重なることで、採用が加速するシナリオです。ただし、この時間軸が想定通りに進むかどうかは、製造技術の歩留まりやコスト低減の進捗次第です。
銅線と光の共存期間に潜むリスク
2028年頃まで銅線がラック内接続で主流を維持するというBroadcomの見立てと、2030年にCPOが35%に達するというTrendForceの予測は、一見すると矛盾しないように見えます。超短距離は銅線、中長距離は光という棲み分けが成立する期間があるからです。
しかし、この共存期間にはデータセンター設計上の複雑な判断が伴います。銅線と光を併用するハイブリッド構成は、配線設計、冷却設計、電源設計のそれぞれに異なる要件を課します。さらに、CPOの採用時期を見誤れば、銅線前提で構築したインフラが数年で陳腐化するリスクも生じるでしょう。
CSPにとっては、データセンターの建設サイクル（通常2〜3年）と光技術の成熟時期との整合が経営判断の焦点となります。2026年に着工するデータセンターが稼働する2028〜2029年は、まさにCPO採用が本格化する移行期と重なります。この時間差をどう設計に織り込むかが、インフラ投資の効率を決定づける構造的な問題です。
光I/Oと次世代アーキテクチャの萌芽
CPOの先には、さらに進んだ光インターコネクト技術の展開が見込まれています。TrendForceは、先進的な光インターコネクトアーキテクチャや光I/O技術の登場を示唆しました。光I/Oは、チップのI/Oインターフェース自体を光に置き換える技術であり、実現すれば電気-光変換のボトルネックが解消されます。
この技術が商用化に至るには、製造プロセスの標準化、チップ設計ツールの対応、テスト手法の確立など、エコシステム全体の整備が必要です。現時点では研究開発段階にあり、2030年代前半の実用化が視野に入る程度の進捗状況と考えられます。
ただし、NVIDIAがLumentumやCoherentへの出資を通じてレーザー技術や光部品の開発に深く関与していることは、光I/Oへの布石としても読み解けます。AI計算基盤のアーキテクチャは、演算能力だけでなくデータ伝送の物理層から再設計される段階に入りつつあるといえるでしょう。
今後の展望
AIデータセンターの配線技術は、2026年から2030年にかけて構造的な転換期を迎えます。その進行速度を決定づける分岐条件は、シリコンフォトニクスの製造歩留まり向上とCPOモジュールのコスト低減がどの程度の速度で進むかにかかっています。
もしNVIDIA Rubin世代でのスケールアウト光接続の実装が計画通りに進み、2027〜2028年にかけてCPOの量産体制が確立されれば、2029年以降のスケールアップ光接続への移行は加速するでしょう。この場合、光部品のサプライチェーンを早期に確保した企業がインフラ設計の主導権を握ることになります。逆に、製造歩留まりの改善が遅れた場合は、銅線ベースの暫定的なアーキテクチャが想定以上に長期化し、2030年のCPO普及率35%という見通しは下方修正を迫られる可能性があります。
日本の半導体・光部品メーカーにとっては、この移行期が参入機会と淘汰圧力の両面を持ちます。シリコンフォトニクスの製造技術やレーザー光源の供給能力を持つ企業が、NVIDIAを含む主要プラットフォーマーのサプライチェーンに組み込まれる条件を満たせるかどうか。2026年後半から2027年にかけての技術提携や調達契約の動向が、その方向性を決定づけることになるでしょう。